チップレットアーキテクチャがAI半導体の主流に——UCIe標準と先端パッケージング革命
2026年、AI半導体の設計思想に根本的な転換が起きている。従来の「1つの巨大なチップにすべてを詰め込む」モノリシック設計から、複数の小さなチップ（チップレット）を組み合わせて1つのプロセッサとして動作させるチップレットアーキテクチャへの移行が、もはや実験的な試みではなく業界標準となった。AMDの次世代AI GPU「MI400X」は12個以上のチップレットで構成され、NvidiaのBlackwell Ultraも複数ダイ構成を採用している。この動きを支えるのが、UCIe（Universal Chiplet Interconnect Express） と呼ばれる業界標準規格と、TSMCの先端パッケージング技術だ。
なぜ今チップレットが不可避なのか。その技術的背景と、2026年の最新動向を詳しく解説する。
チップレットアーキテクチャとは何か
チップレットアーキテクチャとは、CPU・GPU・メモリコントローラ・I/Oなどの機能を個別のダイ（シリコンチップ）に分割し、高速インターコネクトで接続して1つのパッケージに収める設計手法だ。レゴブロックのように、異なる機能のチップレットを組み合わせることで、用途に応じた最適な構成が可能になる。
以下の図は、従来のモノリシックダイとチップレット構成の違いを示しています。
この図が示すように、チップレット構成ではコンピュートダイを最先端の5nmプロセスで、I/Oダイをコスト効率の高い7nmプロセスで製造するといった「プロセスノードの混載」が可能になる。モノリシックダイではすべての機能を同一プロセスで製造せざるを得ないため、こうした最適化はできなかった。
なぜモノリシックの限界が来たのか
半導体の微細化は依然として進んでいるが、ダイ面積の拡大には物理的な限界がある。ウェーハ上の欠陥密度は一定であるため、ダイが大きくなるほど欠陥に当たる確率が上昇し、歩留まり（良品率）が劇的に低下する。
具体的な数値で見てみよう。TSMC N3プロセスにおいて、ダイ面積が100mm²の場合の歩留まりは約85%だが、800mm²になると約30%まで低下するとされている。つまり、ウェーハ1枚から取れる良品チップの数が3分の1以下になるわけだ。
| ダイ面積 | 推定歩留まり（N3） | コスト影響 |
|---|---|---|
| 100mm² | 約85% | 基準 |
| 300mm² | 約65% | 約1.3倍 |
| 500mm² | 約45% | 約1.9倍 |
| 800mm² | 約30% | 約2.8倍 |
AI処理に必要なトランジスタ数は2年ごとに2倍以上のペースで増え続けている。この需要増にモノリシックダイで応えようとすれば、天文学的なコスト増を受け入れるか、性能向上を諦めるしかない。チップレットアーキテクチャは、このコストと性能のジレンマを解消する唯一の現実的解だ。
UCIe標準——チップレットの「USB」
チップレットを自由に組み合わせるためには、異なるメーカーのチップレット同士が通信できる共通規格が不可欠だ。それが**UCIe（Universal Chiplet Interconnect Express）**である。
UCIeは2022年にIntel、AMD、Arm、TSMC、Samsung、Qualcommなどが共同で策定した業界標準規格で、2025年にUCIe 2.0がリリースされた。USBがパソコンの周辺機器接続を標準化したように、UCIeはチップレット間接続を標準化する。
UCIe 2.0の主要仕様
UCIe 2.0は前世代から大幅に性能が向上している。
| 仕様項目 | UCIe 1.1 | UCIe 2.0 | 向上率 |
|---|---|---|---|
| 帯域幅密度 | 28 GB/s/mm | 56 GB/s/mm | 2倍 |
| レイテンシ | 2ns | 1.5ns未満 | 25%改善 |
| エネルギー効率 | 0.5 pJ/bit | 0.25 pJ/bit | 2倍 |
| サポートパッケージ | 2.5D | 2.5D / 3D | 3D追加 |
| CXLサポート | 1.1 | 3.0 | 最新対応 |
特に注目すべきはエネルギー効率の改善だ。AI学習では数千億パラメータのモデルを処理するため、チップレット間のデータ移動に消費される電力が全体の消費電力の20〜30%を占める。UCIe 2.0の0.25 pJ/bitという効率は、実用的なチップレット構成における消費電力を大幅に抑える。
UCIeがもたらすエコシステム
UCIeの最大の意義は、「チップレットのエコシステム」 を形成できることだ。例えば以下のようなシナリオが現実になりつつある。
- AMDのコンピュートダイ + Samsung製HBM + Broadcom製ネットワークI/Oを1つのパッケージに搭載
- スタートアップが特定のAIワークロードに特化したアクセラレータチップレットを設計し、大手のCPUダイと組み合わせて販売
- データセンター事業者が用途に応じてチップレットの組み合わせをカスタマイズし、最適な性能/コスト比を実現
これは半導体業界における「水平分業化の完成形」とも言える。これまでチップ設計は垂直統合が前提だったが、UCIeによってチップレット単位での分業が可能になる。
先端パッケージング技術——TSMCのCoWoSとInFO
チップレットを物理的に接続し、1つのパッケージにまとめる技術が先端パッケージングだ。ここでは2026年時点で最も重要な3つの技術を解説する。
TSMC CoWoS（Chip on Wafer on Substrate）
CoWoSは、シリコンインターポーザの上にチップレットを並べて接続する2.5D実装技術だ。AI GPU向けの標準パッケージングとして圧倒的なシェアを持つ。
- CoWoS-S：スタンダード版。Nvidia H100/B100/B200で採用。インターポーザサイズは最大約2,500mm²
- CoWoS-L：大型版。ローカルシリコンインターコネクト（LSI）技術を用いて、さらに大きなチップレット構成をサポート。AMD MI400Xが採用予定
- CoWoS-R：RDL（Redistribution Layer）ベースの低コスト版
TSMCは2026年時点でCoWoSの月産キャパシティを約8万ウェーハ相当まで拡大しているが、AI需要の急増により依然として供給が逼迫している。NvidiaとAMDだけでなく、Google（TPU）やAmazon（Trainium）もCoWoSを採用しており、パッケージングキャパシティの争奪戦が続いている。
TSMC InFO-SoW（Integrated Fan-Out System on Wafer）
InFO-SoWは、ウェーハレベルでチップレットを接続する技術だ。CoWoSがシリコンインターポーザを介するのに対し、InFO-SoWはファンアウト再配線層を使ってより大面積のチップレット統合を実現する。テスラのDojo AIチップで採用されたことで知られる。
Intel EMIB + Foveros
IntelはEMIB（Embedded Multi-die Interconnect Bridge）という独自の2.5Dパッケージング技術と、Foverosという3D積層技術を組み合わせている。Ponte Vecchioでは47個のタイルを5種類のプロセスノードで製造し、EMIB + Foverosで統合するという業界最多のタイル構成を実現した。
2026年の主要AIチップ——チップレット採用状況
以下の図は、2026年時点の主要AIチップのチップレット構成を比較したものです。
AMD MI400X ── CDNA 4世代の集大成
AMDのMI400Xは、2026年後半に出荷予定のフラッグシップAI GPUだ。CDNA 4アーキテクチャを採用し、TSMC N3プロセスのコンピュートダイを12個以上搭載する。CoWoS-Lパッケージングにより、パッケージ全体のサイズはクレジットカード大を優に超える。
特筆すべきはHBM4メモリの採用だ。256GBの大容量メモリとあわせて8 TB/sのメモリ帯域幅を実現し、大規模言語モデルの学習において従来世代のMI300Xから約3倍の性能向上が見込まれている。
Nvidia Blackwell Ultra（B300）
NvidiaのB300は、2つのGPUコンピュートダイをCoWoS-Sで接続した構成だ。Blackwellアーキテクチャの第2世代として、前世代のB200からメモリ容量を288GBに拡大し、帯域幅は12 TB/sに達する。
Nvidiaのアプローチの特徴は、チップレット数を抑えつつ各ダイの面積を最大化する「少数精鋭」方針だ。AMDが多数のチップレットを組み合わせるのとは対照的なアプローチと言える。
Intel Ponte Vecchio
Intelが2023年に出荷を開始したPonte Vecchioは、47個のタイルを5種類のプロセスノードで製造するという、当時としては前例のない規模のチップレット構成だった。後継のFalcon Shoresでは、さらにUCIe対応のチップレットインターコネクトが強化される見込みだ。
Ayar Labsの光I/O——チップレット間通信の次世代技術
チップレット間の電気的な接続には帯域幅と消費電力の限界がある。この課題に対して、シリコンフォトニクスによるブレークスルーを目指しているのがAyar Labsだ。
Ayar Labsの「TeraPHY」光I/Oチップレットは、電気信号を光信号に変換してチップレット間を接続する。2026年時点で以下の性能を実現している。
| 指標 | 電気接続（UCIe 2.0） | Ayar Labs 光I/O |
|---|---|---|
| 帯域幅（1リンクあたり） | 最大64 GB/s | 最大256 GB/s |
| 到達距離 | 数mm〜数cm | 数m〜数十m |
| エネルギー効率 | 0.25 pJ/bit | 0.1 pJ/bit以下（目標） |
| 発熱 | 高い | 低い |
光I/Oの最大の利点は到達距離だ。電気接続ではパッケージ内の数cm以内に限られるが、光接続ならラック間や、将来的にはデータセンター内のサーバー間も1つのチップレットシステムとして動作させることが可能になる。
NvidiaはGTC 2026でAyar Labsとの光インターコネクト協業を発表しており、次世代のRubin GPUで光I/Oチップレットの統合が検討されている。これが実現すれば、数千基のGPUを「1つの巨大なAIプロセッサ」として動作させるデータセンタースケールコンピューティングが現実味を帯びる。
HBM（High Bandwidth Memory）——メモリのチップレット化
実は、すでに広く普及しているHBM（High Bandwidth Memory）もチップレットアーキテクチャの一形態だ。DRAMダイを垂直に積み重ね（3D積層）、TSV（Through-Silicon Via）で接続してGPUと同一パッケージに搭載する。
2026年の最新世代であるHBM4は以下のスペックを持つ。
- スタック構成：最大16層のDRAMダイ積層
- 容量：1スタックあたり最大36GB
- 帯域幅：1スタックあたり2 TB/s以上
- 製造：SK hynix、Samsung、Micronの3社が供給
HBMの成功は、チップレットアーキテクチャの有効性を最も明確に証明する事例だ。従来のGDDR（Graphics DDR）メモリがPCB上に分散配置されていたのに対し、HBMはGPUダイのすぐ隣に高帯域幅メモリを配置できる。これにより帯域幅は10倍以上、消費電力は3分の1以下を実現した。
日本の半導体産業への影響
チップレットアーキテクチャの普及は、日本の半導体産業にとって二重の意味でのチャンスだ。
パッケージング分野での強み
日本はイビデン（基板）、レゾナック（旧昭和電工、パッケージング材料）、東京エレクトロン（製造装置）など、先端パッケージングのサプライチェーンにおいて重要なポジションを占めている。チップレット化が進むほど、パッケージング工程の重要性が増し、これらの企業の事業機会が拡大する。
Rapidusとの関係
北海道千歳市に建設中のRapidusの2nm工場は、2027年の量産開始を目指している。チップレットアーキテクチャの時代では、すべてのチップレットが最先端プロセスである必要はないが、コンピュートダイには最先端プロセスが求められる。Rapidusが2nmプロセスのコンピュートダイ製造を担えれば、グローバルなチップレットエコシステムの一翼を担う可能性がある。
課題
一方で、日本にはAI半導体のチップレット設計を主導する企業がほぼ存在しない。パッケージングや材料では強みがあるが、アーキテクチャ設計の主導権はAMD・Nvidia・Intelが握っている。この構造を変えるには、設計人材の育成とスタートアップ支援が不可欠だ。
まとめ——チップレット時代に備えるアクションステップ
チップレットアーキテクチャは、AI半導体の指数的な性能向上を今後も可能にする鍵となる技術だ。UCIe標準の成熟、CoWoSパッケージングの量産拡大、光I/Oの実用化——これらが組み合わさることで、ムーアの法則の「精神的な後継」として半導体産業を牽引していく。
テック業界に関わるすべての人が今すべきことは以下の3つだ。
- UCIeエコシステムを注視する：UCIe 2.0対応のチップレット製品が2026年後半から本格的に市場投入される。データセンターの調達計画や開発ロードマップに反映すべきタイミングだ
- パッケージングのボトルネックを理解する：AI半導体の供給制約は、もはやウェーハ製造だけでなくCoWoSパッケージングのキャパシティにも依存している。半導体サプライチェーンへの投資判断にはパッケージング能力の把握が必須だ
- 光インターコネクトの進展を追う：Ayar Labsの光I/Oが量産フェーズに入れば、データセンターアーキテクチャそのものが変わる。現在のGPUクラスタ構成が陳腐化する可能性がある
半導体の進化は「微細化」の時代から「統合化」の時代へ——チップレットアーキテクチャがその最前線だ。