CoWoS・EMIB・Foveros——3Dパッケージングが半導体の常識を変える
半導体業界で最もホットなキーワードは、もはや「プロセスノードの微細化」ではない。先端パッケージングだ。トランジスタの微細化が物理的限界に近づく中、複数のチップ（ダイ）を高密度に接続・統合する「パッケージング技術」がチップ性能向上の主役になりつつある。
NvidiaのBlackwell B200 GPUは、TSMCのCoWoS-L技術で2つのGPUダイと8基のHBM3eスタックを1パッケージに統合した。パッケージサイズは**ウェハの5レチクル分（約3,300mm²）**に達する。IntelはEMIBとFoverosを組み合わせた「ハイブリッド3D」で対抗する。
先端パッケージング市場は2026年に**$570億（約8.5兆円）**規模に成長すると予測されている。本記事ではCoWoS、EMIB、Foveros、SoICの技術詳細を解説し、AI GPU大型化を支えるパッケージング技術の全貌に迫る。
なぜパッケージング技術が重要なのか
半導体チップの性能向上は、従来「ムーアの法則」に沿ったトランジスタの微細化が主な手段だった。しかし3nm以下の領域では：
- コスト急騰: ウェハ単価が$20,000〜25,000に達し、設計コスト（マスク費用等）も$5億以上
- 物理的限界: 原子数個分のサイズでの制御が必要で、量子効果による不確定性が増大
- レチクル限界: 1回のEUV露光で製造できるチップサイズは約800mm²が上限
これらの制約を回避するアプローチが先端パッケージングだ。複数の小さなチップ（チップレット）を製造し、パッケージ上で接続・統合することで、1チップでは実現できない性能と規模を達成する。
以下の図は、先端パッケージング技術の分類を示しています。
2.5Dパッケージング——CoWoSとEMIB
TSMC CoWoS（Chip on Wafer on Substrate）
CoWoSはTSMCが開発した2.5Dパッケージング技術で、シリコンインターポーザ（薄いシリコン基板）の上に複数のチップを並べて接続する。現在のAI GPUで最も広く使われている先端パッケージング技術だ。
CoWoSには複数のバリアントがある：
CoWoS-S（Standard）：
- シリコンインターポーザ上にチップを並置
- 対応パッケージサイズ：最大2.5レチクル（約2,000mm²）
- 使用例：Nvidia A100、H100
CoWoS-L（Large）：
- RDL（Redistribution Layer）インターポーザ + ローカルシリコンブリッジ（LSI）
- 対応パッケージサイズ：最大5レチクル以上（約3,300mm²+）
- 使用例：Nvidia B200、AMD MI350X
- コスト：CoWoS-S比で約30%低い（巨大シリコンインターポーザが不要）
CoWoS-R（Reconstituted）：
- 有機インターポーザベース、最も低コスト
- 性能はCoWoS-S/Lに劣るが、コスト重視の用途に適合
CoWoS-Lの登場が特に重要だ。従来のCoWoS-Sでは、パッケージが大きくなるほどシリコンインターポーザのコストと歩留まりの問題が深刻だった。CoWoS-Lでは、安価なRDL基板上に小型のシリコンブリッジ（LSI）を埋め込むことで、コストを抑えつつパッケージサイズを拡大できる。
Intel EMIB（Embedded Multi-die Interconnect Bridge）
EMIBはIntelが開発した2.5Dパッケージング技術で、チップ間の接続部分にのみ小さなシリコンブリッジを基板内に埋め込む。CoWoSのような「全面シリコンインターポーザ」が不要なため、コスト効率が高い。
EMIBの仕様：
- バンプピッチ: 55μm
- ブリッジサイズ: 約2mm × 6mm
- 帯域幅: 最大2TB/s（ブリッジあたり）
- 対応チップ数: 理論上無制限（ブリッジの配置数で拡張）
IntelはEMIBをPonte Vecchio GPU、Meteor LakeプロセッサなどですでにHVM（High Volume Manufacturing）で使用しており、量産実績がある。
3Dパッケージング——FoverosとSoIC
Intel Foveros
Foverosはチップを縦に積み重ねる3Dパッケージング技術だ。2.5D（横に並べる）では不可能な高密度接続を実現する。
**Foveros Direct（第3世代）**の仕様：
- バンプピッチ: 10μm（ハイブリッドボンディング移行で将来は3μm以下）
- 接続密度: 約10,000接点/mm²
- 使用例: Meteor Lake（ベースダイ＋コンピュートダイ＋SoCダイの3ダイ積層）
Foverosの最大の用途は、異なるプロセスノードで製造されたチップの統合だ。例えばMeteor Lakeでは：
- コンピュートタイル：Intel 4（性能重視）
- SoCタイル：TSMC N5（低消費電力）
- I/Oタイル：TSMC N6（コスト効率）
それぞれ最適なプロセスで製造し、Foverosで統合することで、全体の最適化を図る。
TSMC SoIC（System on Integrated Chips）
SoICはTSMCの3Dパッケージング技術で、ハイブリッドボンディングを用いてチップを縦に積層する。バンプレス（マイクロバンプなし）で直接接合するため、接続密度が極めて高い。
SoICの代表的な利用例は、AMDの3D V-Cacheだ。Zen 4 CPUダイの上にSRAMキャッシュダイを積層することで、L3キャッシュを96MB→最大128MBに拡張。ゲーミング性能が10〜15%向上するという実績を上げた。
主要パッケージング技術の詳細比較
| 項目 | CoWoS-S | CoWoS-L | EMIB | Foveros | SoIC |
|---|---|---|---|---|---|
| タイプ | 2.5D | 2.5D | 2.5D | 3D | 3D |
| 提供元 | TSMC | TSMC | Intel | Intel | TSMC |
| インターポーザ | シリコン全面 | RDL + LSI | 埋め込みブリッジ | TSV積層 | ハイブリッドボンディング |
| バンプピッチ | 25〜40μm | 25〜40μm | 55μm | 10μm | 9μm |
| パッケージサイズ | 最大2.5x | 最大5x+ | 柔軟 | 制約あり | 制約あり |
| コスト | 高 | 中〜高 | 中 | 高 | 高 |
| 主要用途 | GPU + HBM | 大型GPU + HBM | チップレット接続 | 異種チップ統合 | キャッシュ積層 |
| 量産例 | H100, MI300X | B200, MI350X | Ponte Vecchio | Meteor Lake | 3D V-Cache |
| 供給制約 | 深刻 | 改善中 | 安定 | 安定 | 一部制約 |
CoWoS供給問題——AI GPU生産のボトルネック
2024〜2025年にかけて、TSMCのCoWoSキャパシティは最大のボトルネックとなった。Nvidia、AMD、Google、AmazonがCoWoSを使うAI GPUの注文を殺到させ、TSMCの供給能力が追いつかなかった。
TSMCはCoWoSキャパシティを以下のように拡大している：
| 年 | CoWoS月間キャパ (推定) | 主要需要先 |
|---|---|---|
| 2023 | 約15,000ウェハ | Nvidia A100/H100 |
| 2024 | 約25,000ウェハ | Nvidia H200, AMD MI300X |
| 2025 | 約40,000ウェハ | Nvidia B200, Google TPU v6 |
| 2026 | 約60,000ウェハ (目標) | Nvidia Rubin, AMD MI400X |
2026年の目標60,000ウェハ/月は2023年の4倍だが、それでもNvidiaの需要だけで半分以上が消費される見通しだ。
先端パッケージング市場の成長
以下の図は、先端パッケージング市場の成長推移を示しています。
市場の成長を牽引する3つの要因：
- AI GPU大型化: NvidiaのB200→Rubin→次世代と進むにつれ、パッケージサイズが拡大。CoWoS-Lの需要が急増
- HBMスタッキング: HBM4の16層スタックは高度な3Dパッケージング技術を要する
- チップレット統合: AMD、Intel、Qualcommがチップレット設計を採用し、先端パッケージングの需要が底上げ
日本への影響
日本のパッケージング関連企業
先端パッケージングの分野で日本企業は極めて重要な位置を占めている：
- イビデン: 高密度パッケージ基板の世界大手。CoWoS向けインターポーザ基板を供給。AI GPU需要の急増で受注が過去最高を更新中
- 新光電気工業（現 富士通インターコネクトテクノロジーズ）: FCBGAパッケージ基板でトップシェア。Intel向け大型パッケージ基板を製造
- ディスコ: ウェハダイシング（切断）・グラインディング（研削）装置の世界最大手。チップレットの薄化加工に不可欠
- TOWA: モールディング（封止）装置。コンプレッションモールド技術でCoWoS-Lのパッケージ封止に対応
- 東京エレクトロン: ハイブリッドボンディング用の表面活性化装置を供給
- 味の素ファインテクノ: ABFフィルム（層間絶縁材料）。先端パッケージ基板の層間絶縁に世界シェア約90%
特に味の素ファインテクノのABFフィルムは、先端パッケージ基板の製造に不可欠な材料で、世界シェア約90%という圧倒的な独占状態にある。AI GPU需要の増加は、直接的にABFフィルムの需要増に繋がっている。
TSMCの日本進出とパッケージング
TSMCは熊本にJASM（Japan Advanced Semiconductor Manufacturing）を設立し、第1工場が2024年に稼働開始した。現時点ではパッケージング工程は含まれていないが、将来的にCoWoSの後工程を日本で行う可能性がある。
日本政府は先端パッケージング技術を「経済安全保障上の重要技術」に位置づけており、研究開発投資を強化している。産総研やNEDOのプロジェクトで、日本独自の先端パッケージング技術（チップレット統合、ハイブリッドボンディング）の開発が進行中だ。
クラウドインフラへの影響
パッケージング技術の進化は、最終的にクラウドGPUインスタンスの性能とコストに反映される。AWSやGoogle Cloudが提供するGPUインスタンスの性能は、チップ単体の能力だけでなく、パッケージング技術によるHBM帯域幅とマルチダイ統合に依存する。
CoWoS-Lによる大型パッケージが安定供給されれば、次世代GPUインスタンスの供給不足が緩和され、日本のAIスタートアップもより安定的にGPUリソースを確保できるようになる。
まとめ——パッケージングが半導体の「新しいムーアの法則」に
先端パッケージングは、トランジスタ微細化に代わる半導体性能向上の主軸になりつつある。CoWoS-L、EMIB、Foveros、SoICの各技術は、AI GPU大型化、チップレット統合、HBMスタッキングという3つの需要ドライバーに支えられ、2028年に$750億市場に成長する。
今後のアクションステップ：
- 半導体投資家: イビデン、ディスコ、味の素ファインテクノなど日本のパッケージング関連企業の決算を注視。AI GPU需要との連動性が高く、半導体サイクルの先行指標になる
- チップ設計エンジニア: チップレット設計スキルを習得。UCIe（Universal Chiplet Interconnect Express）規格に基づくチップレット間インターフェース設計が今後の必須スキルに
- AIインフラ担当: CoWoS供給のタイトさを考慮し、GPU調達計画は半年〜1年前倒しで確保。特にNvidia Rubin世代はCoWoS-L依存が大きく、供給制約が続く見通し
半導体の進化は「小さく作る」時代から「賢くつなぐ」時代に移行した。パッケージングこそが、次の10年の半導体イノベーションを牽引する。